翊傑科技引進APEX技術 提供奈米級IC設計服務

（記者張琳一／新竹） 2005-01-03

當半導體製程進入奈米等級時，IC設計為了解決後段設計的時域收歛、串音分析及電子遷移等問題，所必需付出的代價是IC面積不斷地擴大，或者使用更先進、繞線寬度更小、更貴的製程。

為了解決此一問題，翊傑科技特別引進APEX技術，利用APEX在EDA業界先進的解決方法，成功地將其與自身的高階設計流程整合在單一流程，幫客戶在奈米級的IC設計環境中，縮小IC面積，同時並可解決時域收歛和擁塞區釋放等其他問題。

翊傑科技總經理蘇進成表示，該公司的高階IC設計流程整合APEX面積縮小技術後，使設計流程更完善，設計服務能力更具競爭力，除了在後段設計初期便能縮小IC面積，並可在設計過程中，提供時域最佳化及擁塞區域釋放，大大減少繞線時間，也減少內部必須反覆的次數，同時亦可評估可縮小的面積百分比。

蘇進成指出，一般在IC後段設計時，面積的大小與時域收斂及繞線成功與否，剛好是相對的，工程人員只能不斷嘗試不同的模塊佈放，以達到在預算面積裡面，達成時域收斂及繞線成功，可是實際上卻不容易達成。有了APEX技術，使得工程人員比較有方向，而且有量化的數據，甚至於可以幫忙做模塊佈放，快速達到域收斂及繞線成功的目的。

APEX表示，當IC設計的繞線寬度在100奈米以下時，常常產生50%的空白空間，一般情形並沒有空白空間量化的分析工具，運用使用率數字來估算亦太粗略。使用APEX的工具只要輸入"LEF"和"DEF"檔案格式，對於一百萬單元的設計而言，大約在一個小時之內便可得到報告，對於佈放及繞線系統的互相關連性非常好。

致力於高階設計服務的翊傑科技，在引進APEX技術後，將提供客戶無論是在COT（Custom-Owned Tooling）環境，或者是統包服務下，使得IC晶片面積大小及成本獲得控制，並縮短後段設計時間，達到雙贏的目標。洽詢電話：（03）5678568。

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http://www.eettaiwan.com/ARTP_8800355611_0.HTM
http://www.digitimes.com.tw/n/article.asp?id=30E5D08BFEBA6E7248256F7B0006F89D