翊傑整合APEX技術提供奈米級IC設計縮小服務

電子工程專輯 - 2004年12月31日

當IC設計進入奈米級製程時，在後段設計主要解決時域收歛、串音分析及電子遷移等問題，但所必需付出的代價是IC面積不斷擴大或使用更先進，繞線寬度更小、更貴的製程，翊傑科技(EE Solutions)引進了APEX技術，利用APEX在EDA業界最先針對此問題提供的解決方法，該公司表示，已成功的將該技術與自身的高階設計流程整合在單一流程，可幫助客戶在奈米級設計中縮小IC面積，同時解決如時域收歛和擁塞區釋放等問題。

一般在IC後段設計時，面積的大小與時域收斂及繞線成功與否，剛好是相對的，工程人員只能不斷嘗試不同的模塊佈放來達到在預算面積裡面達到時域收斂及繞線成功，可是實際上卻不容易達成，一個有經驗的工程人員才容易找到其中的平衡點，翊傑科技表示，有了APEX技術，使得工程人員比較有方向，而且有量化的數據，甚至於可以幫忙做模塊佈放，快速達到域收斂及繞線成功的目的。

當檢視奈米級IC佈局圖時，會發現IC面積實際給電晶體使用的區域減少，IC內部的空白空間(或者是繞線空間)逐漸增加，EDA廠商APEX表示，在IC設計中繞線寬度在100奈米以下時，IC設計有50%的空白空間是常有的情況，一般情形並沒有空白空間量化的分析工具，運用使用率數字來估算空白空間實在太粗略，以致於無法對空白空間進行有效的估算，這個工具只要輸入LEF和DEF檔案格式，對於一百萬單元的設計大約在一個小時之內可以得到報告，據稱此報告對於目前所使用的佈放及繞線系統的互相關連性相當好。

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